这几年，芯片行业的技术热点变化非常快。

前几年大家还在讨论 5G、边缘计算、异构计算，这两年话题迅速转向了 大模型、AI推理、AI训练、Chiplet、高速SerDes、HBM。

看起来这些方向彼此之间差别很大：

• AI加速器关注矩阵运算和数据吞吐；

• 高速通信关注 SerDes、协议和链路稳定性；

• 网络设备关注交换、转发和数据包处理；

• 雷达关注实时信号处理；

• 芯片验证关注功能正确性和覆盖率；

• 视频处理关注编解码和流式数据。

但如果把这些领域拆开来看，会发现它们背后有一类工程师经常出现在不同项目中：

FPGA工程师。

有人把FPGA称为“万能芯片”，那么FPGA工程师在芯片行业里的定位，也有点类似于“万金油”。

当然，这个说法并不是说FPGA工程师什么都会，而是因为FPGA本身横跨了数字电路、计算机体系结构、接口协议、EDA工具、嵌入式软件以及高速通信等多个技术领域。

对于一个真正做过复杂FPGA项目的人来说，转向AI加速、高速通信、ASIC前端、芯片验证甚至SoC开发，往往比完全跨领域转型要容易得多。

那么，FPGA工程师到底为什么拥有这种“跨界能力”？

一、FPGA真正锻炼的，不只是Verilog

很多初学者理解FPGA，通常是：

学会Verilog → 写几个模块 → 点亮LED → 跑起来。

这个理解没有错，但只停留在入门阶段。

真正进入工程项目以后，FPGA开发更像是在做一个“小型芯片系统”。

一个完整的FPGA项目，可能同时涉及：

需求分析
   ↓
系统架构设计
   ↓
RTL设计
   ↓
IP集成
   ↓
时序约束
   ↓
仿真验证
   ↓
综合
   ↓
布局布线
   ↓
时序分析
   ↓
板级调试
   ↓
性能优化

再复杂一点，还会涉及：

CPU
DDR
PCIe
Ethernet
SerDes
DMA
AXI
I2C
SPI
UART
高速ADC/DAC
自研算法
Linux
驱动
调试工具

所以，一个成熟的FPGA工程师实际上同时接触了几个层次。

第一层：数字电路

例如：

• 组合逻辑

• 时序逻辑

• FSM

• FIFO

• RAM

• DSP

• Pipeline

• Clock Domain Crossing

• Reset

• Timing

这些东西本质上属于数字IC设计的基础能力。

第二层：计算机体系结构

当设计规模变大之后，你会开始考虑：

数据从哪里来？

在哪里缓存？

谁负责搬运？

怎么提高吞吐量？

DDR带宽够不够？

DMA是否成为瓶颈？

CPU和FPGA之间怎么通信？

这时候，FPGA工程师实际上已经开始接触体系结构问题。

第三层：系统工程

一个模块RTL写得再漂亮，如果：

• 时钟规划错误；

• DDR带宽不足；

• PCIe性能达不到；

• DMA设计不合理；

• 软件驱动配合不上；

最终项目仍然可能失败。

这也是FPGA工程师和单纯“写RTL代码”的区别。

二、AI为什么突然让FPGA工程师变得更加重要？

先看一个最简单的AI计算。

假设我们需要进行矩阵乘法：

本质上需要执行大量的：

也就是：

如果使用CPU执行，可以通过SIMD、向量指令等方式提高并行度。

GPU则进一步提供了大量并行计算单元。

而FPGA采用的是另外一种思路：

直接构造硬件数据通路。

例如：

          ┌──────┐
A ───────►│ MUL  │──┐
          └──────┘  │
                    ▼
          ┌──────┐
B ───────►│ MUL  │──┤
          └──────┘  │
                    ▼
          ┌──────┐
C ───────►│  ADD │──┤
          └──────┘  │
                    ▼
                 Result

通过流水线和并行计算，可以让大量数据持续进入计算单元。

这就是FPGA在AI加速中非常重要的一种能力：

把算法映射成硬件数据流。

三、AI加速真正难的地方，不是“乘法器够不够多”

很多人刚接触FPGA AI加速，会有一个非常直观的想法：

FPGA里面DSP很多，那我把DSP全部用起来不就行了？

实际工程远没有这么简单。

真正决定性能的往往是：

计算能力 + 存储带宽 + 数据复用 + 数据搬运效率。

假设FPGA拥有大量计算资源：

DSP × N
BRAM × N
LUT × N

但是DDR只能提供有限的数据吞吐量。

那么最终可能变成：

DDR
 │
 │ 数据不够快
 ▼
Buffer
 │
 ▼
DSP阵列
 │
 │ 大量时间等待
 ▼
计算单元利用率下降

这就是典型的 Memory Bound。

因此，AI FPGA工程师需要考虑的不只是算法，而是：

• Tile

• Buffer

• Burst

• DMA

• Cache

• Data Reuse

• Double Buffer

• Pipeline

• Bandwidth

• Compute-to-Memory Ratio

例如常见的双Buffer结构：

DDR
 │
 ├────► Buffer A ────► Compute
 │
 └────► Buffer B

当计算单元处理Buffer A的时候，DMA同时把下一批数据搬到Buffer B。

计算完成后：

Buffer A → Buffer B
Buffer B → Buffer A

通过这种方式隐藏数据搬运时间。

这其实已经不是简单的RTL编码，而是在做硬件架构设计。

四、FPGA工程师为什么天然适合高速通信？

如果说AI加速体现了FPGA的“计算能力”，那么高速通信则体现了FPGA的另一项核心能力：

处理高速数据流。

现在很多FPGA器件都集成了高速收发器。

常见应用包括：

• PCIe

• 10G/25G/50G/100G/200G/400G Ethernet

• JESD204

• Aurora

• CXL相关接口

• 光通信

• 数据采集

• 雷达

• 存储设备

高速接口的核心问题之一，是：

数据能不能稳定、持续、高吞吐地流动起来？

例如一个高速网络数据通路：

       Ethernet PHY
            │
         SerDes
            │
          MAC
            │
          FIFO
            │
          DMA
            │
           DDR
            │
           CPU

这里面任何一个环节设计不合理，都可能影响最终性能。

例如：

• FIFO深度不够 → 数据丢失；

• AXI Stream握手设计错误 → 吞吐下降；

• DMA效率低 → PCIe带宽利用率不足；

• CDC处理错误 → 偶发数据错误；

• 时序收敛失败 → 高速频率跑不上去。

所以高速通信项目非常考验FPGA工程师的系统能力。

五、SerDes让FPGA工程师接触到了真正的“高速数字电路”

FPGA工程师做到一定阶段之后，很难绕开SerDes。

传统并行总线可能是：

D0 D1 D2 D3 D4 D5 D6 D7
│  │  │  │  │  │  │  │
└──┴──┴──┴──┴──┴──┴──┘

而高速串行通信则通过高速差分链路传输：

Parallel Data
      │
      ▼
   Serializer
      │
      ▼
 High-Speed Serial
      │
      ▼
   Deserializer
      │
      ▼
Parallel Data

随着速率提高，问题也从“逻辑是否正确”逐渐变成：

• PLL

• CDR

• Equalization

• Pre-emphasis

• De-emphasis

• Jitter

• Eye Diagram

• BER

• Lane Alignment

这些内容已经明显跨出了传统RTL开发的范围。

这也是为什么很多优秀的FPGA工程师，后来能够进入：

高速接口设计、网络芯片、光通信、数据中心互联等领域。

六、FPGA和ASIC前端，其实是一脉相承

FPGA工程师另一个非常明显的职业优势，是可以比较自然地向ASIC前端设计迁移。

因为两者都有一个核心工作：

RTL设计。

例如一个简单的FIFO：

always_ff @(posedge clk) begin
    if (wr_en)
        mem[wr_ptr] <= wr_data;
end

在FPGA里，这段代码最终可能被综合成：

BRAM

而在ASIC中，则可能映射成：

SRAM

虽然最终实现介质不同，但设计思想高度相关。

再比如：

• FSM

• Pipeline

• Arbiter

• FIFO

• AXI

• DMA

• Cache

• Bus

• CDC

这些能力在FPGA和ASIC之间具有很强的迁移性。

因此很多FPGA工程师转ASIC，并不是重新学习一套完全陌生的知识，而是：

从一种硬件实现平台迁移到另一种硬件实现平台。

七、真正的区别在于：ASIC工程师需要进一步理解“芯片制造”

当然，FPGA和ASIC绝不是完全一样。

ASIC工程师需要进一步面对：

RTL
 ↓
Logic Synthesis
 ↓
STA
 ↓
Floorplan
 ↓
Placement
 ↓
CTS
 ↓
Routing
 ↓
DRC/LVS
 ↓
Tape Out

而FPGA工程更多是：

RTL
 ↓
Synthesis
 ↓
Place & Route
 ↓
Timing
 ↓
Bitstream
 ↓
Hardware

ASIC还需要关注：

• PVT Corner

• IR Drop

• Crosstalk

• Power

• Area

• Physical Design

• Standard Cell

• DFT

• Scan

• ATPG

所以，FPGA经验不能直接等同于ASIC经验。

但它提供了一块非常重要的跳板：

RTL + 时序 + 硬件架构 + 验证能力。

八、为什么FPGA工程师也容易转芯片验证？

这也是一个经常被忽略的方向。

FPGA工程师每天都在和Bug打交道。

而且FPGA Bug有一个特点：

它不是“代码跑错了”，而是硬件真的按照错误的逻辑运行了。

例如：

状态机卡死
FIFO溢出
CDC丢数据
复位异常
AXI握手错误
DDR读写错误
时序问题
边界条件错误

所以成熟FPGA工程师往往会非常关注：

“这个设计在所有情况下是不是都成立？”

这和芯片验证的思想非常接近。

进一步学习：

• SystemVerilog

• UVM

• Assertion

• Functional Coverage

• Formal Verification

• Constrained Random

就可以逐渐向验证方向发展。

尤其是对于复杂SoC来说，验证工程师同样需要理解：

CPU
Bus
Memory
DMA
Peripheral
Interrupt
Cache
Clock
Reset

而这些恰恰是很多系统型FPGA工程师长期接触的内容。

九、FPGA真正的优势：它把“算法”和“硬件”连接起来

还有一个非常重要的能力。

FPGA工程师通常需要站在两个世界之间。

一边是：

算法
C/C++
Python
MATLAB
模型

另一边是：

RTL
DSP
BRAM
DDR
AXI
SerDes
Timing

最终需要完成：

算法
 ↓
数学模型
 ↓
定点化
 ↓
硬件架构
 ↓
RTL
 ↓
综合
 ↓
FPGA
 ↓
性能验证

例如一个浮点算法：

float

最终可能需要变成：

INT8
INT16
Q1.15
Q8.8

这时候就会涉及：

• 量化误差；

• 溢出；

• 截位；

• 舍入；

• 饱和；

• 位宽优化。

这也是AI加速、DSP、通信算法硬件化中非常重要的一环。

十、为什么企业喜欢“系统型FPGA工程师”？

因为真正的项目通常不是：

“给你一个模块，你把代码写出来。”

而是：

“我们要做一个系统，你想办法让它跑起来。”

例如一个AI推理设备：

                ┌──────────────┐
                │     CPU      │
                └──────┬───────┘
                       │
                     AXI
                       │
       ┌───────────────┼───────────────┐
       │               │               │
      DDR             DMA          Control
       │               │               │
       └───────────────┼───────────────┘
                       │
                ┌──────▼──────┐
                │ AI Compute  │
                └──────┬──────┘
                       │
                    PCIe
                       │
                 Host / Network

一个工程师如果只会RTL：

可能只能负责AI Compute。

但一个系统型FPGA工程师可能需要理解整个数据链路：

CPU怎么控制 → DMA怎么搬 → DDR怎么缓存 → FPGA怎么算 → PCIe怎么传 → 软件怎么调用。

这就是企业真正看重的能力。

十一、“万金油”不是指什么都会，而是底层能力可以迁移

这里需要纠正一个误区。

FPGA工程师所谓的“万金油”，并不是：

FPGA什么都能做。

而是：

FPGA工程师积累的底层硬件能力，可以迁移到很多芯片方向。

可以简单理解成：

这张表背后其实体现的是一个非常重要的事实：

FPGA不是一个孤立的技术方向。

它恰好位于数字芯片和应用系统之间。

十二、未来真正吃香的，不是“会写FPGA”的人

FPGA工程师也有明显的能力分水岭。

如果只是：

会Verilog
会Vivado
会Quartus
会调用IP

这种能力的竞争力其实有限。

真正具有长期竞争力的，是下面这种工程师：

算法
  ↓
硬件架构
  ↓
RTL
  ↓
接口
  ↓
存储
  ↓
时序
  ↓
验证
  ↓
软件
  ↓
系统

也就是说：

不要把自己定位成“FPGA代码开发人员”。

而应该逐渐成为：

懂算法、懂架构、懂RTL、懂接口、懂系统的硬件工程师。

这种能力才是真正可以跨行业迁移的。

十三、FPGA工程师未来可以走哪些方向？

如果已经具备一定FPGA基础，可以根据自己的兴趣继续深入。

路线一：AI加速

适合喜欢算法和体系结构的人。

重点学习：

CNN
Transformer
Attention
矩阵乘法
量化
INT8/INT4
数据流架构
Memory Hierarchy
HBM
AI Accelerator

最终方向：

AI芯片 / AI加速器 / 数据中心计算。

路线二：高速通信

适合喜欢底层硬件和接口的人。

重点学习：

SerDes
PCIe
Ethernet
JESD204
DDR
CXL
Optical Communication

最终可以进入：

通信芯片、网络设备、数据中心、光通信等领域。

路线三：ASIC前端

适合喜欢芯片设计的人。

重点学习：

Verilog/SystemVerilog
RTL
CDC
STA
Synthesis
Low Power
DFT基础
ASIC Flow

进一步可以进入：

数字IC设计。

路线四：芯片验证

适合逻辑严谨、喜欢找Bug的人。

重点学习：

SystemVerilog
UVM
Assertion
Coverage
Formal
SoC Verification

最终进入：

数字IC验证 / SoC验证。

十四、为什么现在学FPGA，依然是一个不错的选择？

芯片行业一直在变化。

AI会变。

通信标准会变。

芯片架构会变。

但底层的一些东西不会轻易消失：

数字逻辑
时序
并行
流水线
存储
数据通路
接口
验证
硬件架构

而这些恰恰是FPGA工程师每天都在接触的内容。

所以FPGA真正的价值，并不是：

“FPGA未来一定比ASIC/GPU更重要。”

而是：

FPGA给了工程师一个非常好的机会，把数字电路知识真正落到硬件上。

你可以亲眼看到：

RTL
 ↓
综合
 ↓
布局布线
 ↓
Bitstream
 ↓
芯片运行

一个设计从代码变成真实硬件，这种完整的工程闭环，是很多纯软件开发环境很难提供的。

写在最后

从AI加速到高速通信，从ASIC前端到芯片验证，FPGA工程师之所以经常能够出现在这些方向，并不是因为FPGA真的“什么都能干”。

而是因为FPGA这个平台本身就处在一个非常特殊的位置：

向下连接数字电路和芯片实现，向上连接算法、软件和应用系统。

所以，一个优秀的FPGA工程师，真正应该培养的不是某个具体工具的熟练度，而是下面这套能力：

数字电路
    ↓
RTL设计
    ↓
硬件架构
    ↓
高速接口
    ↓
存储系统
    ↓
算法硬件化
    ↓
验证与时序
    ↓
软硬件协同

当这些能力逐渐形成体系之后，你会发现：

FPGA只是起点，而不是终点。

AI加速、ASIC设计、高速通信、网络芯片、雷达、视频处理、SoC验证……看似完全不同的赛道，底层其实存在大量共通的技术能力。

这或许才是FPGA工程师被称为芯片行业“万金油”的真正原因。