你的PLL锁不住？大概率是复位信号没给对

做FPGA开发，PLL（锁相环）是绕不开的核心模块。时钟没锁住、系统跑飞、时序约束报错、冷启动失败——十有八九和复位信号的处理有关。但很多工程师对PLL复位信号的理解停留在"拉低几微秒再放开"，根本没搞清楚复位是异步给的还是同步给的、释放时机是否对齐时钟沿、上电瞬间参考晶振还没稳怎么办。这篇文章把5种常见的PLL复位信号方案做了系统对比，帮你一次想明白到底该怎么接、怎么释放。

先搞清楚：PLL复位信号到底在干什么

PLL的工作过程分三个阶段：复位（Reset）→ 锁定（Locking）→ 稳定运行（Locked）。

复位阶段：PLL内部鉴相器、电荷泵、环路滤波器被强制归零，VCO停在默认频率，输出时钟无效，lock信号拉低。

锁定阶段：鉴相器持续比较参考时钟与反馈时钟的相位差，环路滤波器调节VCO频率，通常几微秒到几毫秒完成锁定。

稳定阶段：lock信号拉高，输出时钟可被下游逻辑使用。

核心风险在于：如果复位在PLL尚未锁定时就放开了，PLL可能处于亚稳态；更糟的是，若复位释放时刻恰好落在参考时钟沿附近，会产生窄脉宽毛刺，触发下游寄存器误采样。

我在做什么

本次评测围绕5种工程实践中常见的PLL复位信号处理方案，从四个维度打分（满分10分）：可靠性（是否消除亚稳态与毛刺）、工程复杂度（额外硬件开销）、适用范围（能否覆盖上电、热复位、软件触发）、时序安全性（对下游时序约束的影响）。以下按排名从高到低列出。

排行榜

① 异步复位＋同步释放（双触发器打拍）—— 9.5分 ★★★★★

核心思路：RST直接异步接入PLL的reset管脚完成归零，但释放端用两级D触发器做同步化，同步后的信号作为全局逻辑复位。

复位接入：RST → PLL.reset（异步，无锁存）

释放同步：RST → FF1 → FF2 → 全局reset（同参考时钟域）

上电时序：POR → 等待≥3个clk周期 → 释放RST → PLL重新锁定 → 使能下游

参考依据：Xilinx UG473（7 Series DSP/PLL用户指南）建议reset释放与参考时钟同步；Intel AN377（复位与时钟资源应用笔记）强调synchronous de-assertion是消除亚稳态的标准做法

优缺点：

✅ 彻底消除亚稳态传播路径，可靠性最高

✅ 额外面积仅2个触发器，可忽略不计

⚠️ 释放延迟固定为2个参考周期，若参考时钟未起振则FF无法翻转（需配合POR兜底）

② PLL内部soft-reset寄存器（软件触发）—— 8分 ★★★★☆

核心思路：不复位整个PLL模块，而是通过总线写PLL配置寄存器中的soft_reset位，让PLL内部重新执行锁定流程。

操作方式：软核/CPU通过AXI-Lite写PLL CTRL寄存器，置位soft_reset bit

锁定确认：轮询读取LOCK状态位，确认后再使能下游逻辑

适用场景：运行时热切换VCO分频比、参考频率调整

参考依据：Altera/Intel PLL User's Guide soft-reset章节；Xilinx PLL IP v7.0+支持运行时重配置，锁定时间取决于参考频率与分频比

优缺点：

✅ 不影响系统其他时钟域，粒度最细

✅ 适合热切换，无需冷复位整板

⚠️ 无法解决上电初始复位问题，需与方案①配合

⚠️ 锁定时间不可控（与参考周期相关），需软件轮询LOCK位

③ 直接异步复位（裸接，无打拍）—— 6.5分 ★★★☆☆

核心思路：把RST信号直接连到PLL reset管脚，释放端也不做任何同步处理。

接线方式：RST → PLL.reset，零额外逻辑

风险点：RST释放时刻若与参考时钟沿重合（概率约1/4～1/8），在reset管脚产生窄毛刺

适用场景：对时序裕量要求极低的原型验证、教学板卡

参考依据：TI MAX6819 POR数据手册标注复位释放需满足最小低电平脉宽，但异步释放存在微秒级分散

优缺点：

✅ 实现最简单，零面积开销

❌ 亚稳态风险不可忽略，量产设计不推荐

❌ 若RST来自上电复位IC，释放时间分散在±μs级，与PLL锁定窗口容易冲突

④ 上电复位（POR）专用，不复位PLL内部—— 5分 ★★★☆☆

核心思路：仅依赖外部POR电路（如TPS704、MAX6819）产生的上电复位信号，PLL靠自身上电默认值启动，运行中不再操作。

电路：POR复位输出 → PLL.reset（低有效），POR释放后信号不再变化

依赖条件：参考晶振必须在上电后先于POR释放时间完成起振（晶振启动时间通常0.1～10ms）

参考依据：TI TPS704数据手册：复位释放时间典型2.8μs（VDD=3.3V）；TXC晶振规格书标注稳幅时间≤5ms

优缺点：

✅ 硬件最简，一片POR芯片搞定

❌ 无法处理运行中参考时钟丢失或热复位

❌ 若晶振未稳就释放PLL，冷启动锁定失败率显著升高

⑤ 完全不复位（依赖PLL自锁）—— 3分 ★★☆☆☆

核心思路：不接任何reset信号，依赖PLL上电后内部默认配置自行锁定。

前提：PLL分频参数在上电前已通过JTAG/eFuse固化

风险：上电瞬间VCO频率不确定，最坏锁定时间≈参考周期×VCO分频×输出分频

参考依据：Xilinx UG473 Table 3-2给出最坏锁定时间公式；此场景下下游逻辑在锁定前处于不确定态

优缺点：

✅ 硬件最简，无额外信号线

❌ 锁定时间不可控，下游在锁定前可能误动作

❌ 无法运行时触发复位，不适合调试与热切换

❌ 不建议用于任何量产设计

总结

一句话：设计要上量，老老实实用方案①。两个触发器的面积换来整个时钟域的确定性，这笔账怎么算都值。PLL复位信号这件事，"简单"和"可靠"往往不可兼得，选可靠的那个。