总述

步入IC验证岗位马上就要整整两年了，如果算上学习时间，也有两年半了（小黑子了属于是，嘿嘿）。从初入职的惶恐，到正式开始负责模块的艰难，再到熟悉环境与模块之后的得心应手，现在算是到了瓶颈期了。

虽然一直在扩展自己知识与技能能的广度与深度，但还是内心揣揣不安。因为我的认知中，SV/UVM/C/西加加/perl/python/makefile/vcs/verdi皆是术尔，ICer的核心竞争力是对于算法/协议的理解与掌握（CPU/GPU/NPU/DDR/PCIE/USB/Ethernet等等才是ICer的安身立命之依仗）。之前虽然发过一篇关于ddr的文章，不过不要误会，我现在的主业是ISP方向验证（掩面而逃，笑死）。这几天本来想写一下jpeg的验证小结，不过转念一想CSDN上的jpeg好文章挺多，就决定不献丑了。后面计划写一写SRIO的验证总结，防止遗忘。

这两年的学习提升并没有达到预期。工作第一年空闲时间少而且拿去做别的事情了(钱)；工作第二年孩子出生了，空闲时间主要就是哄娃。哲库刚刚解散那会儿，早上要是六点多醒来就去学习，现在是醒了之后继续睡（哲库才解散俩月啊，你要勤快点）。

下一整年的目标是，重学一下数字电路/Verilog/计算机组成与设计，继续巩固并熟悉C++/perl/python/makefile/vcs/verdi，主要目标是熟悉一门大IP，拔高目标是入门ARM的架构。SV/UVM是自入职以来一直在看，自吹自擂一下也算是熟练掌握了。zebu与palladium只是闻其大名，估计未来几年也接触不到。听说RISC-V被追捧，不过也就是仰望仰望。列了一大堆东西，真是好高骛远了。总觉得自己的规划有问题，不晓得大佬们的成长路径是怎样的。不过做点什么总比什么不做强，增加知识与技能总归是没坏处。

问题与反思

这也想学那也想学，这个技能想掌握那个技能也想掌握，算是贪多嚼不烂的典型了。挖井的小故事老早就知道了，还嘲笑了一番并暗自警戒，没想到自己竟成了挖井人。到处挖坑，东学一点，西学一点，就跟黑瞎子掰棒子似的，边学边玩，学艺不精。

号称是学了makefile与vcs，其实也就是能看懂makefile而已，给uart之类的简单模块写个脚本就是极限了，真正的项目是写不出来的。学习perl也没甚动力，一是学完了在本司也没啥用处(脚本齐全，不需要我写)，二是觉得不如学python。学python倒是煞有其事，python装了、pycharm也装了、v搜思丢丢也装了，不过水平也不咋滴，因为本司不用python。看看吧，不好好学还理由一大堆，this is me，nobody。

Verdi因为天天在用倒是还可以，回想当初一层一层往下找自己的模块、傻不啦叽的手动输入寻找信号，真是笨拙，现在都是“shift+s”一键到达。