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学FPGA必看！数字电路设计的那些坑和技巧时间：2026-09-14 来源：小宸

FPGA/CPLD数字电路设计经验分享

很多初学者在接触FPGA和CPLD时，总觉得逻辑仿真通过了就万事大吉，但等到上板验证时才发现各种问题。今天分享一些在实际项目中积累的宝贵经验，帮你少走弯路。

一、设计思维：从"写代码"到"画电路"

很多转行做FPGA的工程师有这个误区：把FPGA当作纯软件来写。实际上，你要做的是用代码描述硬件电路。

// 错误示范：综合后会生成锁存器
always @(a or b) begin
    if (a) y = 1'b1;
end

正确的做法是给所有分支赋值，或者用@()敏感列表。这种低级错误在CPLD设计中尤为常见，因为CPLD的架构更适合组合逻辑，一旦产生意外锁存器，时序分析会直接报错。

场景	推荐方案	说明
单bit信号	双寄存器打拍	最简单，但需注意建立保持时间
多位宽同步	异步FIFO	速度最快，面积适中
数据握手	四相位握手	可靠但速度较慢

二、时钟域处理：跨时钟域（CDC）的三大法宝

跨时钟域问题是FPGA设计中最经典的难题。根据你引用的异步FIFO论文研究，以下是标准解决方案：

场景推荐方案说明

单bit信号双寄存器打拍最简单，但需注意建立保持时间

多位宽同步异步FIFO 速度最快，面积适中

数据握手四相位握手可靠但速度较慢

关键经验：异步FIFO的读指针和写指针都要用格雷码编码，这是避免亚稳态的核心技巧。Vivado的时序报告里，CDC violations通常能直接定位到问题。

三、状态机设计：三段式FSM的最佳实践

状态机（FSM）是数字设计的灵魂。采用三段式写法，逻辑清晰且易于维护：

// 第一段：状态寄存器（时序逻辑）
always @(posedge clk or negedge rst_n) begin
    if (!rst_n) state <= IDLE;
    else state <= next_state;
end
// 第二段：次态逻辑（组合逻辑）
always @() begin
    case (state)
        IDLE: next_state = wait_count ? AWAITING : IDLE;
        AWAITING: next_state = trigger ? START : AWAITING;
        default: next_state = IDLE;
    endcase
end
// 第三段：输出逻辑（可选，时序或组合）
always @(posedge clk) begin
    if (state == START) output_reg <= 1'b1;
    else output_reg <= 1'b0;
end

这种写法的优势在于：状态转移、输出解耦，方便后续修改和调试。