FPGA PR（Partially Reconfigurable，部分可重配置）技术的核心就一句话：芯片在跑，你只替换其中一块逻辑，其他部分不停机继续工作。全量重配置是把整片FPGA的逻辑从头烧写一遍，所有功能中断；PR则只烧你指定的区域——Frame级、Block级或Module级，其余逻辑保持运行，不影响正在处理的数据。

实现机制依赖FPGA内部的两类关键资源：片上Bitstream Buffer和Reconfiguration Frame。你把新模块的比特流通过AXI总线或JTAG通道写入Buffer，再一次性替换对应Frame，完成模块切换。整个过程对外表现为：旧模块下电、新模块上电，全局时钟和总线协议不中断，其余模块无感知。在UltraScale+架构中，PR甚至支持在切换过程中对正在替换的模块做在线校验。

PR技术能替换到多细的粒度？

取决于器件架构。Xilinx 7系和UltraScale+支持到Module级，Altera/Intel器件支持到Region级。粒度越细，切换延迟越低（微秒到毫秒级），但代价是你必须自己做好模块间的接口隔离和时钟域同步，否则切换瞬间会出现毛刺或亚稳态，轻则数据错一个拍，重则整个子系统挂掉。

学PR之前必须先把哪些东西搞明白？

至少四块基础不能缺：Verilog模块化设计（自顶向下拆分的能力）、FPGA资源预算（LUT/FF/BRAM怎么分给各模块）、跨时钟域CDC处理、AXI总线读写协议。PR不是孤立的知识点，它建立在你对整个FPGA开发流程已经熟练的前提上。如果连全局复位和时钟树都没理清，光看Frame替换流程也做不出能落地的系统。

典型应用场景：软件定义雷达需要同一块FPGA在不同波形间切换信号处理链，把切换时间从秒级压到毫秒级；通信设备在线升级某路调制解调模块而不影响其他通道；医疗影像系统切换成像算法时不能中断正在采集的数据流。这些场景的共同点很明确——"停机"的代价太高，PR就是为这类需求而生的。

PR把FPGA从"焊死的固定电路"变成"可动态调度的硬件操作系统"，本质是硬件资源的时间复用。思考：若你的系统需同时支持5种射频协议，模块边界怎么划、调度节奏怎么定？

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