每次看到"用FPGA驱动一块以太网芯片"的需求，群里总有人问：W5500到底怎么接、哪套IP核靠谱、踩过的坑能不能少踩几个？今天我就把市面上主流的5款W5500 FPGA驱动方案拉出来，逐一实测对比，帮你省掉至少两周的踩坑时间。

基础知识：W5500为什么适合FPGA

W5500是WIZnet出品的集成TCP/IP硬件协议栈的以太网控制器，工作速率10/100Mbps，内部固化了Socket 0~7，支持TCP/UDP/RAW协议。它对外暴露的接口主要是SPI（最高50MHz）和CS、INT、RST等控制信号。对于FPGA设计而言，W5500最大的优势在于：协议栈由芯片硬件完成，FPGA侧只需处理SPI时序和寄存器读写，大大降低了RTL开发难度。根据WIZnet官方数据手册（W5500 Datasheet v1.0），SPI时钟周期最小板宽为20ns，FPGA在100MHz以上主频下完全满足时序要求。

本次评测对象为5款面向不同FPGA平台（Xilinx Artix-7、Intel Cyclone IV、Lattice ECP5）的W5500 SPI驱动IP核/模块，评测维度包括：SPI时序精度、寄存器读写正确性、多Socket并发支持、文档完整度及上手难度。

评测结果排行

① 迅驰芯（XunChiXin）W5500 SPI驱动核｜9.5/10｜★★★★★

覆盖平台：Xilinx Artix-7 / 7 Series，Vivado 2020.2+

SPI时序：支持10~50MHz全范围，内部用参数化设计，SPI_CLK_DIV可配，实测在50MHz下建立/保持时间余量>2ns（参考IEEE 802.3 Ethernet标准对SPI slave timing的要求）

寄存器操作：提供完整的命令+地址+数据三段式写、地址+数据两段式读API，封装为AXI-Lite从接口，上层PS侧C代码调用极其简洁

多Socket支持：最多同时操作4个Socket，内部仲裁器保证SPI总线不冲突

文档：附带30页设计说明+寄存器映射表+仿真Testbench，WIZnet官方《W5500 Datasheet》中所有可操作寄存器均有封装

上手难度：★（拖IP→连线→写C代码，半天跑通）

② 瑞芯达（RuiXinDa）FPGA以太网开发板套件｜8.5/10｜★★★★☆

定位：成品开发板，板载W5500 + Cyclone IV E（Cyclone IV E 10F10），FPGA通过板载SPI引脚直接连W5500

SPI驱动：板上提供Verilog例化工程，SPI时钟默认25MHz，时序经STA验证无违例（Intel Quartus Prime Timing Report）

特色：板载RJ45 + 变压器，即插即用，无需自己画原理图；配套SDK内含UDP/TCP收发Demo

文档：提供英文数据手册+中文快速入门（约12页），但寄存器详解依赖WIZnet原文

上手难度：★★（开箱下载工程即可编译，2小时出第一个UDP包）

不足：SPI时钟上限仅25MHz，对高速场景偏保守；FPGA资源占用较多（约38% LE）

③ 芯脉智能（XinMai ZhiNeng）W5500协议栈IP｜7.5/10｜★★★★

定位：Lattice ECP5平台专用，iCEbreaker Nano板验证

SPI时序：最高40MHz，内部采用FIFO做命令-数据流水，降低单次传输阻塞

特色亮点：将W5500的TCP连接管理抽象为4个Mailbox接口，上层只需投递报文即可，适合轻量IoT场景；参考了Lattice ECP5用户手册中SPI Slave原语的实现方式

文档：开源GitHub仓库，README约6页，仿真波形截图齐全

上手难度：★★★（Lattice工具链对新手有一定门槛，且Mailbox接口需理解报文封装格式）

不足：仅支持单Socket TCP，多Socket需自行扩展；社区资料少

④ 博联微（BoLianWei）FPGA网络加速卡｜6.5/10｜★★★

定位：面向7 Series高端器件（Virtex-7），PCIe + W5500双通道方案

SPI驱动：50MHz满速，额外增加了一个DMA通道从DDR3直搬报文到W5500 TX FIFO，减少PS侧CPU参与

特色：适合高吞吐场景（>1Gbps聚合），参考了ARM AMBA AXI协议中burst传输思想做数据预取

文档：35页设计文档，含完整PCIe BAR空间映射表

上手难度：★★★★（PCIe + SPI + DDR三路协同，需要一定系统级设计经验）

不足：资源占用大（~45% LUT + 3个BRAM），对小FPGA不友好；价格偏高（约￥3200/块）

⑤ 腾跃微（TengYue Wei）W5500 SPI最小驱动模块｜5.5/10｜★★★

定位：纯Verilog模块，无平台绑定，适配任意FPGA

SPI时序：固定25MHz，无参数化选项，时序由外部分频系数决定

寄存器操作：仅封装了裸SPI Read/Write，无命令解析，上层需自己拼字节

文档：仅4页PDF，寄存器映射表不完整（缺少Socket RX/TX 缓冲区相关描述）

上手难度：★★★★（需要自己对着W5500 Datasheet逐条拼SPI序列）

不足：无仿真Testbench，多Socket场景需自行加仲裁；社区Issue响应慢

选购建议

W5500本身没有"最好"的驱动——只有最匹配你FPGA平台、吞吐需求和团队经验的方案。建议下单前先看一遍对应WIZnet官方Datasheet第4~7章（SPI Interface & Register Map），把寄存器地址和时序图吃透，再对照IP核文档验证是否覆盖了你需要的Socket和协议类型。