Altera IP核详解：选型到配置，别再对着手册抓瞎了

写Altera IP核的内容之前先说一句：IP核不是黑盒，但很多人愣是把它当黑盒用。你不必逐行读懂QSYS生成的RTL

FPGA工作频率能跑多高？影响最大时钟的3个因素一次讲清

拿到一块FPGA开发板，第一反应往往是这颗芯片最高能跑多少MHz。但实际工程中，工作频率从来不是 datasheet 上印着的那个理论值——它取决于你的 RTL 设计本身。1

FPGA接TLC2543的3线接口，时序和Verilog代码一次讲透

FPGA接TLC2543需要几根线？和SPI有什么不同？TLC2543是TI的12位逐次逼近型ADC，采用3线接口

FPGA前馈AGC到底怎么做？从功率估计到RTL流水线一次讲透

通信接收链路和雷达信号处理里，输入信号动态范围经常超80dB。传统反馈式AGC靠环路逐周期调整增益，遇到突发脉冲时信号早已溢出。前馈AGC把估计→算增益→缩放塞进信号主通路

FPGA Slices详解：一个SLICE里到底能塞多少逻辑？

FPGA Slices（SLICE）到底是什么？SLICE是Xilinx/AMD FPGA芯片中最底层的逻辑配置单元，可以理解为FPGA里的最小逻辑积木。

FPGA中PLL怎么配？分频倍频这些坑别再踩了

写FPGA代码时，时钟约束永远是让人头大的环节。PLL（锁相环）看着只是个IP，但配错参数，轻则时序不收敛，重则整个系统跑飞。很多初学者的第一反应是拖个PLL IP出来

fpga实验箱+凌阳大学计划够用吗？这3个盲区要补

凌阳大学计划的fpga实验箱能覆盖到什么程度？凌阳大学计划配套的fpga实验箱，一般围绕入门级器件设计

FPGA主频为何这么高？不是芯片猛，是三层设计在撑

FPGA主频为什么能跑到几百MHz甚至上GHz？FPGA的主频上限不是单点突破，而是三层因素叠加的结果。工艺节点是地基。 当前主流FPGA已采用7nm乃至更先进的制程