FPGA做DDS信号发生器：从IP调用到波形输出的完整设计

为什么选FPGA做DDS？DDS的思路不复杂：相位累加器每拍加一个频率控制字K，累加值当作地址去查正弦ROM，输出送给DAC变成模拟波形。

FPGA时钟约束与跨时钟域：新手最容易忽略的3个关键点

FPGA设计里，时钟是整颗芯片的心跳。逻辑跑多快、数据在哪个沿采样、不同模块之间怎么同步，全取决于你怎么用时钟。不少新手写Verilog时只盯着功能对不对

FPGA设计实战100则技巧，从基础逻辑到高速接口一次理清

很多初学者把FPGA设计真经理解成一份固定清单，觉得背完100条就能上手写工程。但实际带过几百个学员之后，我发现真正拉开差距的不是知道多少条

FPGA下载线怎么接？JTAG和SPI接线区别与常见坑

FPGA下载线JTAG和SPI有什么区别？我该选哪个？每次开班前，被问得最多的就是这个问题。先说JTAG。你拿到的开发板上

FPGA入门PDF：零基础学FPGA，光啃一份资料是远远不够的

Q：FPGA入门PDF到底要不要看？看什么顺序才不踩坑？搜fpga入门pdf时，很多人一口气下载了十几份，打开全是寄存器表、引脚定义、时序图，越看越头大。问题不在资料本身

FPGA嵌入式系统设计原理：5个阶段21个项目走通全流程

你第一次打开一个ZYNQ工程，Block Design里密密麻麻的模块连线，PS端跑着嵌入式Linux，PL端跑着你的Verilog逻辑，AXI总线在中间来回穿梭。

FPGA PLL锁相环怎么调用？从IP配置到跨时钟域一次讲清

FPGA中PLL和MMCM到底选哪个？Xilinx器件里，PLL只支持整数倍频/分频，输出频率必须是输入时钟的整数倍或分数倍。200MHz进、出100MHz或50MHz

W5500 FPGA怎么接？以太网通信不用手撕协议栈

W5500：把TCP/IP搬进硬件的以太网控制器做FPGA以太网项目，最耗时的环节往往不是逻辑设计本身，而是TCP/IP协议栈的实现。从ARP解析到TCP三次握手