FPGA Slices详解：一个SLICE里到底能塞多少逻辑？

FPGA Slices（SLICE）到底是什么？SLICE是Xilinx/AMD FPGA芯片中最底层的逻辑配置单元，可以理解为FPGA里的最小逻辑积木。

FPGA中PLL怎么配？分频倍频这些坑别再踩了

写FPGA代码时，时钟约束永远是让人头大的环节。PLL（锁相环）看着只是个IP，但配错参数，轻则时序不收敛，重则整个系统跑飞。很多初学者的第一反应是拖个PLL IP出来

fpga实验箱+凌阳大学计划够用吗？这3个盲区要补

凌阳大学计划的fpga实验箱能覆盖到什么程度？凌阳大学计划配套的fpga实验箱，一般围绕入门级器件设计

FPGA主频为何这么高？不是芯片猛，是三层设计在撑

FPGA主频为什么能跑到几百MHz甚至上GHz？FPGA的主频上限不是单点突破，而是三层因素叠加的结果。工艺节点是地基。 当前主流FPGA已采用7nm乃至更先进的制程

FPGA做DDS信号发生器：从IP调用到波形输出的完整设计

为什么选FPGA做DDS？DDS的思路不复杂：相位累加器每拍加一个频率控制字K，累加值当作地址去查正弦ROM，输出送给DAC变成模拟波形。

FPGA时钟约束与跨时钟域：新手最容易忽略的3个关键点

FPGA设计里，时钟是整颗芯片的心跳。逻辑跑多快、数据在哪个沿采样、不同模块之间怎么同步，全取决于你怎么用时钟。不少新手写Verilog时只盯着功能对不对

FPGA设计实战100则技巧，从基础逻辑到高速接口一次理清

很多初学者把FPGA设计真经理解成一份固定清单，觉得背完100条就能上手写工程。但实际带过几百个学员之后，我发现真正拉开差距的不是知道多少条

FPGA下载线怎么接？JTAG和SPI接线区别与常见坑

FPGA下载线JTAG和SPI有什么区别？我该选哪个？每次开班前，被问得最多的就是这个问题。先说JTAG。你拿到的开发板上